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多核高速并行数字信号处理板设计及应用

2015-01-09

多核高速并行数字信号处理板设计及应用


       随着DSP芯片生产制造技术的日益发展,基于多核的高性能DSP在通信与信息系统、信号与信息处理、自动控制、雷达、军事、航空航天、医疗、家用电器等许多领域获得越来越多的应用。本文将介绍基于4片ADSP-TS201的高速并行数字信号处理板的软硬件设计及在某雷达相参处理设备中的应用。


Abstract  With growing manufacturing technology of DSP chips, high-performance multi-CPU DSP gets more and more applications in communications and information systems, signal and information processing, automatic control, radar, military, aerospace, medical, household appliances and many other areas. This paper describes the hardware and software design of a high-performance DSP board based on 4 ADSP-TS201, and then shows an application example in a radar phase processing equipment.

Key Words  High-speed DSP, TS201, parallel compute, phase processing

1 引言

       随着实时信号处理的发展,数据处理速度大大提高,同时运算量大,数据吞吐量急剧上升,对数据处理的要求也不断提高。随着大规模集成电路技术的发展,作为数字信号处理的核心数字信号处理器(DSP)得到了快速的发展和应用。

       ADSP-TS201DSP是美国模拟器件公司(Analog Device Inc.)继TSl01之后推出的一款高性能处理器。此系列DSP性价比很高,兼有FPGA和ASIC信号处理性能和指令集处理器的高度可编程性,适用于大存储量、高性能、高速度的信号处理和图像处理。TS201本身提供有可实现互连所需的片内总线仲裁控制和特有的链路口。可以方便的以各种拓扑结构互连DSP,以满足大运算量的需求。

       下面将介绍基于4片TS201设计的高速并行DSP板,可满足通信与信息系统、信号与信息处理、自动控制、雷达、军事、航空航天、医疗、家用电器等许多领域的应用需求。

2 系统设计

2.1 ADSP-TS201简介

        ADSP-TS201处理器具有高速运算能力、可时分复用、并行处理、数据吞吐率高等特点。该处理器片内集成大容量存储器,性价比高,并兼有ASIC和FPGA的信号处理性能、指令集处理器的高度可编程性与灵活性,适用于高性能、大存储量的信号处理和图像应用。

       该处理器采用超级哈佛结构,静态超标量操作适合多处理器模式运算,可直接构成分布式并行系统和共享存储式并行系统。其主要性能指标如下: 

Ø 高工作主频可达600 MHz,指令周期为1.67 ns,可支持单指令多数据(SIMD)操作; 

Ø 采用LVDS技术和DDR方式传输数据,单向大速率为500 MB/s,数据吞吐量为4 GB/s;

Ø 4条128位数据总线可与*MB的RAM相连,其34位地址总线可提供4GB的寻址空间; 

Ø 有4个链路口,每个链路口可提供1.2 GB/s的传输速率,并可同时进行DMA传输;

Ø 可通过共享总线提供无缝连接以用于片内集成总线的仲裁控制;

Ø 片上SDRAM控制器和片上DMA控制器可提供14条DMA通道。

2.2 系统结构设计

       该DSP板主要由四片TS201芯片,一片Altera EP2S90系列FPGA芯片组成。同时使用了一些RAM、FLASH和SDRAM器件来存储系统中的数据和程序。系统与外部进行通信的接口主要采用CPCI总线接口。本设计采用DSP结合FPGA的方式。这种方式大的优点就是结构灵活,有较强的通用性,适合模块化设计,并能够提高效率,同时,其开发周期较短,系统容易维护和扩展,所以,这种结构目前比较流行。该系统的结构框图如图1所示。

       多DSP设计通常有共享总线方式和链路口耦合方式两种结构。共享总线结构的优点是可以提供全局地址空间,把多DSP的地址空间映射到主机的内存空间进行统一访问。任一DSP也可通过总线读写其它处理器内存,操作方便。当多DSP间数据交换频繁时,总线竞争往往造成数据通信的总线瓶颈,则采用链路口耦合方式,各DSP总线独立,拥有完全独立的内存空间,各DSP程序设计可完全独立,减小了程序调试的难度。各DSP之间仅通过链路口无缝连接,片间连线少,降低了PCB布线难度和层数,节约了制板成本。此外,数据传输采用链路口的DMA方式并不占用DSP内核的运算时间,可以提高处理板的实时性能。因而采用将4片ADSP-TS201通过链路口两两互连,形成松耦合的多DSP结构,各DSP通过链路口可在任意两个DSP之间进行高达480 MB/s的数据传输。

 


图1 系统结构框图


       该DSP板内核时钟500MHz,单板提供每秒120亿次浮点处理能力。TS201之间总线互连,构成一簇,簇内DSP之间使用链路口互连,TS201之间通信速率为480MB/s。整板具有512MB外部缓冲数据存储器SDRAM,DMA方式读写SDRAM峰值速率可达320MB/s。DSP簇对外提供4个链路口用于板间互连,总带宽400MB/s,可实现多板并行处理扩展。并可通过CPCI接口实现与数据采集板等其他设备进行通信,组合成完整的高速数据采集、并行处理系统。

2.3 系统软件设计

       本系统采用Visual DSP++开发平台进行软件设计。

        Visual DSP++是一种使用方便的可视化集成调试开发软件平台,它支持ADI公司浮点系列处理器的各种产品(如SHARC系列,BLACKfin系列和TigerSHARC系列)。它可以通过可视化的图形窗口方式与用户进行信息交换,也可以在窗口中进行高效的工程管理,并轻松地在编辑、编译和调试之间相互切换,以实现高效率的程序开发。

基于多个TS201的DSP板软件设计主要包括以下几个方面:

1.多处理器系统构建

       当系统中存在多个处理器,且用户想一起控制/调试这些处理器时,必须要为协调功能进行额外的编程,以便调试和构建多处理器系统。如建立统一的存储空间映射、多处理器间通信及数据传输方式等。

2.存储空间

       系统存储空间包括TS201内存空间和SDRAM外部存储器。软件设计过程中可通过总线直接读写的方式访问内存和SDRAM,或通过DMA方式实现内存和SDRAM之间的后台数据传输。

3.多处理器数据传输

       多处理器系统往往需要进行海量数据流的交互,以提高系统的工作效率。通常通过DSP之间的总线直接读写、链路口DMA等方式进行数据传输。也可以通过统一访问SDRAM实现间接数据传输。

4.矢量中断(VIRPT)

       矢量中断用于FPGA和DSP之间,或者DSP和DSP之间的通信。通过把中断子程序的地址写入VIRPT寄存器,当服务中断时,高优先级中断将使DSP转到子程序地址,以服务该子程序。

       本DSP板多处理器之间、处理器与FPGA之间、以及FPGA对外部设备均留有丰富的接口,通过灵活的软件设计,可满足多种高性能信号处理领域的应用。

3 典型应用分析

3.1 雷达信号相参处理应用

3.1.1 需求分析

       近年来我国的雷达技术已获得了飞速的进步,雷达的制造水平已和西方发达国家相近。但是目前我军仍有大量非相参雷达在役使用及库存。特别是一些老式的米波雷达,虽然存在着探测能力低,杂波区干扰大等缺点,与新型全相参雷达相比有较大的差距,但是对隐身目标还保持着一定的探测能力。

       利用器件工业的新发展成就,采用接收端相参的办法对非相参雷达进行相参改造,具有操作使用简单方便、工作稳定可靠、效果好、通用性强、投资小等优点。为解决非相参雷达的杂波对消和对弱小信号的检测问题提供了稳定可靠的解决途径。数据处理流程如图2所示。

       由于算法的复杂度增加,加上米波脉冲雷达的频率特性和波形设计特点,通常需要在指定脉冲周期内实时完成对大量数字信号的实时处理,因此需要高速DSP板进行并行处理以满足探测精度和实时性的要求。



  图2 数据处理流程


3.1.2 信号处理流程设计

       由于处理的数据量大、实时性要求高以及算法复杂度高,本实例中充分利用TS201适合多核设计的特性进行并行数字信号处理设计。四片TS201(DSP0-DSP3)并行处理数据并将终检测结果输出。

        A/D采样正交差值后形成2路数据经系统总线传入FPGA,DSP0经总线以DMA方式接收2路数据,并分发至其它3片DSP。各DSP单独处理一段数据,对主波和回波信号进行相关、多普勒信息提取、RAG图、杂波图及恒虚警等处理。检测结果由DSP1经总线以DMA方式返还至FPGA,后将目标信息通过CPCI总线进行输出。

3.1.3 处理结果分析

       通过在国内某型雷达上加装该相参处理设备,并同时与原始非相参处理的数据进行对比,可发现相参处理使目标的回波信号得到了很大的增强,在图3中可以看到一个较弱的目标回波信号几乎被掩盖在噪声中,难以分辨。经过次相参积累后,目标沿距离维强度,信噪比增强至20dB可以被清晰地分辨出来。

       在实时性分析方面,在算法流程设计过程中采用多种并行处理方式,包括:

Ø 流水操作:将DSP芯片分成两组,采用乒乓式流水操作,即当前雷达脉冲下对雷达回波进行采样和模数转换,同时对上一脉冲的采样数据进行信号检测,在时间上进行重叠;

Ø 数据并行:将不同的数据段分配给不同的DSP芯片进行处理;

Ø 控制并行:同时对相同或不同的数据进行多个不同的处理操作,如储存和计算等。

       由加速比公式,其中Ts为算法串行设计所消耗的时间,Tp为同一算法并行设计所消耗的时间,在本设计中Ts为图2中各项处理操作串行时间为5.92+ 18.72+ 1.536+ 10.4+ 2.24 + 5.12=43.936ms,Tp为并行设计后的处理时间5.056ms,加速比Sp为8.68。可见通过并行处理的设计方式,大大提高了流程的实时性。




  图3 非相参与相参处理结果对比


       可见,相参处理能够实现有效的相参积累,提高微弱目标的信噪比,从而有效提高雷达对微弱目标的发现能力。而通过时间重叠、资源重复等多种并行处理方式,大大的提高了系统加速比,实现了实时、高速的数字信号处理。

3.2 扩展应用

        由于该DSP板的高速处理能力和软件设计灵活性,也可充分满足如下领域中的应用:

1)语音信号处理:语音增强、语音识别、语音合成、语音编码、文字转换等;

2)图形/图像处理:三维动画、图像鉴别/增强/压缩/传输,模式识别、电子地图等;

3)特殊应用数字信号处理:振动和噪声分析与处理、声纳和雷达信号处理、地震信号分析与处理等。

4 结语

       本文介绍了一款基于ADSP-TS201的高速数字信号处理板的软硬件设计及在某雷达相参处理设备中的应用,由于该信号处理板的灵活性和可扩展性,同时也可以满足多个领域的应用需求。


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